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RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design
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RTL modeling with SystemVerilog for simulation and synthesis using SystemVerilog for ASIC and FPGA design
| メディア | 書籍 Book |
| リリース済み | 2017年6月10日 |
| ISBN13 | 9781546776345 |
| 出版社 | Sutherland HDL |
| 寸法 | 150 × 220 × 20 mm · 644 g |